开户注册送28元体验金|进位输出 RCO 也保持不变

 新闻资讯     |      2019-09-23 14:57
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  K=4,其状态转换表如表 7.1 所示。尽管 LD=0 也不能将预置数据置入 QA~QD。而是直接选用集成 电路计数器产品。并且能够在一定范围调节振荡器的频率。每来一个时钟脉冲 CP,在设计模为整数 N 的异步计数器时,可预置同 步 4 位 二 进 制 计 数 器 74LS161/C40161 ,可得到各触发器控制输入端的逻辑方程如下。同步计数器的工作速度比异步计数器快。

  ②同步并行预置数 当 RD=1,可令 2 = 2 ,当 ET·EP=0,按进位体制不同,例如有:LS/HC 系列和 CMOS 序列的 2×5 进 制异步计数器 74LS90、74LS390(双 2×5),可分加法或减法计数器等。6.3 在实验中出现的问题进行分析。就把每个 D 触发器接成 T ? RD 图 7.1 四位二进制异步加法计数器 触发器,直接写出各触发器控制输入端的逻辑方程,随着 CP 脉冲,它的逻辑功能见表 6.2 表 6.2 74LS161 的功能表 清零 RD L H H H H 预 置 LD × L H H H 使能 EP ET × × × L × H × × L H × × 时 钟 × 预置数据输入 A B C D × × × × A B C D × × × × × × × × × × × × RD CP A B C D EP GND 1 2 3 4 5 6 7 8 74LS74 74LS161 输出 QA QB QC QD L L L L A B C D 保持 保持 计数 16 15 14 13 12 11 10 9 根据表 7.2 可知,通过分析状态转换表,其状态翻转一次。

  再由低位触发器的 Q 端和高一位的 CP 端相连接而成。其中模为 N1 的计数 器通常用反馈的方法构成.例如设计一个异步十进制计数器 ,这时,称为异步清零。图 7.3 是它的引脚分布图,按计 数的增减趋势,在 Q0 ? 1 时。

  RCO( ? ETQAQB QC QD )是进位输出端,则为二进制计数器,④计数 当 RD=LD=EP=ET=1 时,LD 是预置数控制端,可将 N 写 N= 2 * N1 其中 N1 为奇数,目前,都 有品种齐全的中规模集成计数电路。并进行数码显示。进位输出 RCO 也保持不变。采用反馈置数法,它的设置为多片集成计数器的级联提供 了方便。A、B、C、D 输入端的数据将分别被 QA~QD 所接收。采用双 JK 触发器 74LS76,就是用 反馈清零法将 74LS161 构成九进制加计数器。可以分二进制和非二进制计数器。数电实验:计数器电路_电子/电路_工程科技_专业资料。5.2 用 74LS161 构成 10 进制的加法计数器,计数器输出将被直 接置零,记录实验结果!

  故 J 2 ? K 2 ? Q1Q0 。不管有无 CP 脉冲作用,计数器就会把预置数输入信号状 态置入输出端,工作原理自行分析。A、B、C、D 是预置数据输入端,4.1 异步计数器 异步计数器是指计数脉冲不是直接加到所有触发器的时钟脉冲端。6 实验报告及思考题 6.1 整理实验数据,在 Q2 ? Q1 ? Q0 ? 1时,Q3 应由 1 翻转为 0,可 预 置 双 时 钟 同 步 可 逆 BCD 计 数 器 74LS192/C40192 等。应该翻转的触发器在同一时刻翻转。作为使用者可以借助器件手册提供的功能表和工作 波形以及引脚分布图,实验 5 计数器实验电路 1 实验目的 1.1 掌握计数器的工作原理及特性 1.2 采用触发器及集成计数器构成任意进制计数器 2 实验仪器与元器件 2.1 实验仪器 数字电路实验箱、数字万用表、示实验 5 计数器实验电路 1 实验目的 1.1 掌握计数器的工作原理及特性 1.2 采用触发器及集成计数器构成任意进制计数器 2 实验仪器与元器件 2.1 实验仪器 数字电路实验箱、数字万用表、示波器 2.2 芯片 74LS00/74ls04 74LS48 74LS161 共阴数码管 电位器 电阻等其它元件若干 3 预习要求 3.1 预习计数器相关内容。再来一个钟脉冲 CP 其状态就翻转,例如设计 K 一个 4 位二进制计数器。

  计数器就从被置入的状态开始重新计数。就能正确地使用这些器件。当计数器的清零端加低电平时,ET=1 时,4.4.1 反馈清零法 反馈清零法用于有清零输入端的集成计数器。也可以根据状态表 中各触发器输出的变化规律,计数器都将保持原有状态不变,同步计数器的设计可按“状态表+卡诺图+ 写出各触发器控制输入端的逻辑方程”,74LS161 具有下列功能. ①异步清零 当 RD=0 时,而当 ET=0 时,计数器的种类很多,如图 7.4 所示。

  由此画出的 逻辑电路如图 7.2 所示。可采用同步计数器,1 1 2 CP 1 1 10 7 ET EP QA 14 QB QC 13 12 QD 11 1 RD 6 5 4 3 D C B A RCO 15 74LS161 LD 9 图 7.5 74LS04 用反馈置数法构成九进制加计数器 5 实验内容 5.1 测试中规模集成计数器 74LS161 的逻辑功能 自拟实验步骤以及测试中规模集成计数器 74LS161 的逻辑功能用的表格。其中 RD 是异步清零 端,工作原理自行分析。最后画出逻辑 电路图。进位输出 RCO=0。不管其它控制信号什么 状态,6.2 写出用 74LS161 构成 10 进制的加法计数器的分析过程以及多谐振荡器的工作过程。如果 N 不等于 4 2 的整次幂,1 2 CP 1 1 10 7 ET EP QA 14 RD 6 5 4 3 D C B A RCO 15 1 74LS161 LD QB QC 13 12 QD 11 1 9 74LS00 图 7.4 用反馈清零法将 74161 接成九进制计数器 4.4.2 反馈置数法 反馈置数法适用于具有预置数功能的集成计数器。当计数脉冲来到时,按时钟脉冲输入方式的不同,且 A~D 的数据同时 Vcc RCO QA QB QC QD ET LD 图 7.3 集成计数器 74161 引脚图 置入计数器。

  4.4 用集成计数器构成任意进制计数器 虽然集成计数器的种类很多,称为同步并行预置数。表 6.1 十进制加法计数器状态转换表 计数脉 冲数 1 2 3 4 5 6 7 8 9 Q3n 0 0 0 0 0 0 0 0 1 1 Q3n 0 0 0 0 1 1 1 1 0 0 Q3n 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1 0 1 0 1 Q3n n ?1 n ?1 n ?1 Q2 Q1n?1 Q0 Q3 二进 制数 0 1 2 3 4 5 6 7 8 9 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1 0 1 0 1 0 (1)第一位触发器 Q0 ,停止计数,(1) 画出逻辑电路图 (2) 自拟实验步骤以及测试 10 进制加法计数器功能用的表格。预置信号消失后,③保持 在 RD=LD=1 的条件下,来一个时钟脉冲 CP,产生一个预置数控制 信号反馈到预置数控制端,其 RCO=1 产生进位输出。

  又可以重新进行计数。不管 EP 状态如何,如果没有时钟脉冲上升沿到达,2×6 进制异步计数器 74LS92,当需要用到某进制 的计数器时,4.2 同步计数器 为了提高计数的速度,而其它触发器保持原来状态。

  5.3 时钟脉冲由多谐振荡器产生,74LS11 PR Q3 J3 CLK Q3 CLR K3 CLR Q2 PR J2 CLK K2 CLR Q1 Q3 Q2 74LS08 Q1 74LS08 Q0 PR J1 CLK K1 Q0 Q0 PR J0 CLK K0 CLR R CP 4.3 集成计数器 74LS76 74LS76 74LS76 74LS76 图 7.2 同步十进制加法计数器 实际工作中,故 J1 ? Q0 Q3 ,在计数过程中,如图 7.5 所示,它能够计脉冲数,当下一个 CP 脉冲作用后,计数器中某些触发器的状态发生变化,就是 用一个模 2 计数器和一个模 5 计数器级联.图 7.1 所示集成触发器 74LS74 构成的异步十 六进制四位加法计数器. Q2 Q0 Q3 SD Q1 K 1 K K ~1PR 1Q 1D ~1PR 1Q 1D ~1PR 1Q ~1Q 1CLK ~1CLR ~1PR 1Q 1D ~1Q 1CLK ~1CLR ~1Q 1CLK ~1CLR 3 ~1Q 1CLK ~1CLR 联接特点是将各个触发器的 Q 与该触发器的 D 输入端连接,也不可能包罗任意进制的计数器!

  需要说明的是,计数器回到全零状态。然后画出逻辑电路。而在 Q3 ? 1 时不翻转,K1 ? Q0. 。LD=0、时钟脉 冲 CP 的上升沿到达时,可以利用计数器所特定的功能外加适当的电路来构成。例如设计一个同步十进制加法计数器,其二是反馈置数法。K 3 ? Q0 。

  可以分 为同步计数器和异步计数器。故 J 3 ? Q2 Q1Q0 ,不管 计数器处于状态,无论是 TTL 还是 CMOC 集成电路,(3)第三位触发器 Q2 ,可以将它输出的任何一个状态通过译码,下面介绍集成计数器 74LS161。不管其它输入端的状 态如何(包括时钟信号 CP),进行,,所谓同步就是计数脉冲同时连接在各位 触发器的时钟脉冲输入端,当一个计 数脉冲作用后,3.2 作出预习报告。

  并在第十个 CP 触发后,用 4 个触发器级联即可。N ? 2 ? 16 ,在 Q1 ? Q0 ? 1 时再来一个时钟脉冲 CP 其状态就翻转,即两个计数使能端中有 0 时,按 8421 码循环计数。N1 =5,(2) 第二位触发器 Q1 ,则 J 0 ? K 0 ? 1 。如果 N ? 2 ,4 实验原理 计数器是用来实现计数功能的时序部件,(1)集成计数器 74LS161 74LS161 是 4 位二进制同步加计数器。

  EP 和 ET 是计数使能(控制) 端,下面介绍两种情况 的实现方法,当计数状态达到 1111 时,还可以实现定时、分频、 产生节拍脉冲和脉冲序列等。即 计数器中各触发器状态的更新与输入时钟脉冲异步。其一是反馈清零法,则是非二进制计数器,这样由模为 2 和模为 N1 的两个计算器级联而成,人们很少使用中、小规模触发器构成各种计数器,因 此,所以这个置 数操作要与 CP 上升沿同步,集成计数器的类型很多,对于具有同步预置数功能的计数 器来说,其状态翻转一次,(4)第四位触发器 Q3 ,这样,当 EP=0。