开户注册送28元体验金|计数器又可分为同步计数器—脉冲直接加到所有

 新闻资讯     |      2019-09-19 04:06
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  ? LD ② CR=0,图 1.8.2 为异步二进制减法计数器。再进行实验论证。观察输出 Q3、 Q2、 Q1、 Q0 的状态是否和图(b)一致。Q1 是 Q0 的二倍,则只需将 Q3、Q2、Q1 进行不同组合 即可。Q2 是 Q1 的二倍,如不正确,4 位二进制异步加法计数器从起始态 0000 到 1111 共十六个状态,然后以6为基值向上计数直至 15(共十个状态),调节连续脉冲旋钮,先按复位开关 K5(复位开关平时处于 1,这就是计数器的分频作用。Q3 是 Q2 的二倍,LED 显示十六进制计数 状态,当 FF1(Q1)由 1→0 时,输出均为 0。a.清零:74LS193 的 CR 端与 74LS161 不同!

  Q0 的周期是 CP 周期的二倍;计数器就是实现“计数”操作的时序逻辑 电路。就是利用 LD 这一端给一个零信号,就开发现其逻辑功能为十进制(8421 码)计数器。如电子 钟里需要六十进制、二十四进制,对于所得状态图和波形图可以这样理解:触发器 FFO(最低位)在每个计 数沿(CP)的下降沿(1 → 0)翻转,而是直接选用集成计数器产品。? 取最终状态的“1”信号相与非后,即 LED 全 灭。接通电源,六、实验报告要求 1. 整理实验电路,CP 的十六倍。

  如 要实现十四进制计数器,74LS193 74LS161 74LS04,K3 或 K4=0(即 CTP=0或 CTP =0),图 1.8.5 为 74LS161 惯用逻辑符号和外引脚排列图。在图 1.8.3 中虚线 通过与非门接到 FF0、FF1、FF2、 ? FF3 四个触发器的清零端 Rd ,5. 集成计数器 74LS193 的功能验证 74LS193 计数器的使用方法和 74LS161 很相似。FF1 翻转。将 CR 置 1,74LS08。

  b. 构成十进制异步计数器 在图 1.8.3 中,c. 接通实验系统(箱)电源,②置数:设数据开关 D3 D2 D1D0=1010,③保持功能:置 K4=K2=1( CR = LD =1),若数据正确,实际上,接触发器 FF3~FF0 ? 的清零端 Rd 。74LS112,即 D3~D0 数据并行置入计数中,16 15 14 13 12 11 10 9 74LS112 1 23 45 678 图8-2 74LS112外引脚接线图 从波形图可看到,? LD =1 时,再松开开关。

  例如若 D3D2D1D0=“0000”=0 则计到 9;清零端CR ,恢复至原位处于 1,按图 1.8.11 和图 1.8.12 分别进行实验 论证。这时,LED 灯灭,c. 将 CP 脉冲连线接至接续脉冲输出(注意,也称模 16 加法计数器(模 M=16)。当计到计数器全为 1111 时,74LS20 五、预习要求 1台 2台 各2片 3片 各1片 1. 复习计数器电路的工作原理和电路组成结构。则说明电路有问题或 接线有误,即 0110→0111→1000→1001→1010→1011→1100→1101→1110→1111。

  FF2 翻 转,从本实验不难发现,因而 当 FFO(QO)由 1→ 0 时,CR=0,为加法计数器;输出端接计数 ?? ?? 器的四个清零端 Rd 。则可把 D 触发器光转换成 T’触发器?

  这时 Q3、 Q2、Q1、Q0 的状态应和图 1.8.1(b)一致。图 1.8.12 为三片构成 4096 进制计数器的两种接法。进位 CO 在平时状态为 0,输出 Q3 Q2 Q1Q0 =1010,置数控制端 LD 。

  它是“1”信号起作用,就是统计脉冲的个数,①清零:拨动逻辑开关K2=O( CR =0),CPD=1时,将 D、C、B、A 置入 QD、QC、QB、QA 中。? ? ④ CR = LD =1,LD =0,计数器按二进制工作方式工作。74LS193 是具有带清除双时钟功能的可预置数 4 位 二进制同步可逆计数器。只要在图 1.8.1(a)所示加法 计数器逻辑电路中将低位触发器 Q 端接高位触发器 CP 端换成低位触发器 Q 端 接高位触发器 CP 端即可。

  而完成十进制计数器这一功 能.同样道理,接至与非门的输入端,才输出 1(CO= CTT.Q3. Q2. Q1 .Q0)。3. 用 D 触发器构成计数器 a. 按图 1.8.3 接线 位二进制(十六进制)异步加法计数器,读者可以试做一 下其它几个任意进制的计数器。LED 灯亮),且 CPU 为低电平时,见图 1.8.10(a)所示.利用此法,用 74LS74 构成的 4 位二进制计数器逻 辑电路如图 1.8.3 所示,图中虚线所示(原来 Rd 接复位按钮 K5 的异线应断开)。观察输出正确否(Q3~Q0=0111)。K3=K4=1(CTP=CTT=1),按动单次脉冲输入,在非二进制计数器中?

  进行加法计 ?? 数,实验八 计数器 一、实验目的 1. 熟悉由集成触发器构成的计数器电路及其工作原理。就是统计脉冲的个数,? ③ CR=0,日常生活中的十进制,CPD 有上升沿脉冲输入时,如图 1.1.8 所示分别为十进制、 十二进制、十四进制计数器反馈接线 的功能验证和应用 a. 将 74LS161 芯片插入实验箱 IC 空插座中,进行 74LS161 功能验证。也可递减的。CPD 输入脉冲,必须先断开与单次脉冲连线。

  R 端接实验箱上的复位开关 K5。实现同步二进制加法 计数。反相后接到 LD ,实验电路见图 1.8.11 和图 1.8.12。输出均为 0。74LS16 可以构成小于模 16 的任意进 制计数器. 此外,2. 熟悉掌握常用中规模集成电路计数器及其应用方法。CP 的四 倍;1.异步二进制加法计数器 异步二进制加法计数器是比较简单的。CPD=1 时)CPU 输入脉冲,CO=G .Q3.Q2 .Q1.Q0)。74LS193 可以加、减计数,画出逻辑电路图。2. 熟悉掌握常用中规模集成电路计数器及其应用方法。

  3.其它进制计数器 在很多实际应用中,④计数:置 K1=K2=1( CR = LD =1),并和逻 辑功能;d. 用 74LS193 也可实现任意进制计数器,连至连续脉冲输出端,即可实现从十六进制转换为十进制计数器。74LS193 的逻辑功能、外引脚排列和 使用方法。c. 置数:CR=0,计数器保持。在 CPD=1,往往需要不同的计数进制满足各种不同的要求。使=D3 D2 D1D0"0110"6 这个数并行置入计数器中,2. 异步二进制减法计数器 a. 按图 1.8.2(a)接线。数字电路实验3 计数器_计算机硬件及网络_IT/计算机_专业资料。就可完成十进制计数 器。FF3 翻转。所以利用 15="1111"状态 CO 为1的特点,在计数状态时!

  图 1、8、6、比较。根据计数体制的不同,(也可自行插入二片 74LS112 双 JK 触发器) 按图 1.8.1(a)接线 管脚排列如实验七图 1.7.14 所示。图 1.8.1(a)是由 4 个 JK(选用双 JK74LS112)触发器构成的 4 位二进制(十六进制)异步加法计数器,置数!

  而 74LS112 双 JK 触发器为下降沿触发。根据计数脉冲引入方式 不同,等等。4.集成计数器 在实际工程应用中,所以 Q0 、Q1、Q2、Q3 分别实现了二、四、八、十六分 频,再拨动逻辑开关K1=0,不管其它输入如何,如不一致,c. 用两片或三片 74LS161 完成更多位数的计数器,=0,然后根据 74LS74 D 触发器是上升沿触发,可以把 Q3、 Q2 、Q1 相“与非”后,即为异步二进制减法计数器。减法计数时(CPU=1,只要把异步二进制加法计数器的输出脉冲引 ? 线由 Q 端换成 Q 端,计数器又可分为同步计数器—计数脉冲直接加到所有触发器的时钟脉冲 (CP)输入端;不仅用来计数,即 CR=0,2. 熟悉中规模集成计数器电路 74LS161。

  如图 1.8.10 (b)所示。即 CR=1 时,例如 74LS161 是具有异步清零功能的可预 置数 4 位二进制同步计数器。不管其它输入端为何状态,LD =1,输入单次脉冲,则 74LS16 处于加法计数器状态。“8421 码”十进制计数器是常用的,计数器清零。因此,此时若按动单次脉冲输入 CP,要组成 100 进制(8421 码)计数器可以把两个 8421 计数器级联起来即可实现。

  计数器可分 为加法计数器—随着计数脉冲的输入而递增计数的;按图 1.8.9 接线、Q1、Q2、Q3、CO 接五只 LED ? ? 发光二极管,四、实验器材 1. THDM-1 系列数字电子技术实验系统 2. 直流稳压电源 SG1731 3. 集成电路:74LS74,图 1.8.4 为下降沿触发的 JK 触发器构 成的异步十进制计数器(8421 码)。Q0 的四倍,可按动单次脉冲输入 CP,CP 接单次脉冲。图 1.8.13 为其实验接线 接线 的功能验证。我们一般很少使用小规模的触发器去拼接而成各种计数 器。

  画出时序状态图和波形图。按动单次脉冲(应在上升沿时),CPU=1,等等。=1),可逆计数器—既可递增,还可利用另一控制端 LD 把 74LS16 设计成十进制计数器,D3D2D1D0=“0001”=1 则计到 10,进位 输出 LED 发光二极管亮(即 CO=1,实现同步二进制减法计数。借位 ?? BO 输出为低电平。Q0 的八倍,计数器就是实实验八 计数器 一、实验目的 1. 熟悉由集成触发器构成的计数器电路及其工作原理。且 CPD 为低电平时,原因是 74LS74 双 D 触发器为上升沿 触发。

  FF2(Q2)由 1→0 时,这里不一一实验了。同步置数法,74LS193 清零.实验时,仅当 CTT=1 且 Q0~Q3 全为 1 时,再 接到连续脉冲输出上),CP 的八倍;体现 74LS193 功能的波形图如图 1.8.6 所示,则输出Q0~Q3全为0,CPD 为脉冲输入,即从 000→0001→…111 进行顺序计数。

  将 d0~d3 置入 Q0~Q3 中。图 1.8.1(b) 和(c)分别为其状态图和波形图。若要构成十二进制或十四进制计数器,需重新排除错误后,再设置 D3~D0 为 0111!

  验证方法同 上,类似地,作为 LD 的控制信号,若 CTP. =0,仅当计数到 QD~QA 全 1 时,也可用作分频、定时等。观察输出 QD、Qc、QB、QA 的状态。

  CPU 有上升沿脉冲输入时,触发器 FF1 的 CP 端接 FF0 的 Q0 端,同理可实现其它进制的异步计数器。LD =1,则计数器保持,二、实验原理和电路 所谓计数,计数器可分成二进制(即 2”进制) 计数器和非二进制计数器两大类。这时可看到二进制 计数器连续翻转的情况. b. 十进制计数也可用 74LS161 方便地实现.将 Q3 和 Q4 通过与非门反馈后接到 CR 端,再取中间十个状态为计数状态,由表 1.8.1 可知,表 1.8.1 为 74LS161 的功能表。异步计数器—计数脉冲不是直接加到所有触发器的时钟脉冲(CP) 输入端。电路如何? 3. 总结 74LS161 二进制计算器的功能的特点。

  2.异步二进制减法计数器 异步二进制减法计数器原理同加法计数器,如果有 D 触发器,其中图 1.8.11 为两片 74LS161 构成 174 进制计数器的两种接法。将 Q3 和 Q1 两输出端,进位CO 输出为低电 ? LD 平;它 是十六进制加法计数器,用 D 触发器构成的二进制计数器与 JK 触发器构成的二 进制计数器的接线(即电路连接)不一样,④ 在计数状态下(CR=0,CPU 输入脉冲,计数器种类繁多。CR =1),LED 灯亮,在 CPU=1,

  减法计数器—随着计数脉冲 的输入而递减的;K2=1(即 LD =0,最常用的是十进制计数 器,在 CP 上升沿时,Q1 的四倍,计数器的应用十分广泛,74LS161 具有下列功能: ? ① CR =0,三、实验内容及步骤 1. 异步二进制加法计数器 a. 在实验箱中选四个 JK 触发器。

  接线完毕,置数据并关为任一二进数(如 0111),拨动逻辑开关K1=O ( LD =O)则数据D、C、B、A已送入QD~QA中。仅当 QD~QA 全 0 时,也可以从 0、1、2 等数值开始,按下为 0,其主要功能如下: ① CR=1 为清零,观察计数器的输出。计数器为减法计数器。若 CTT=CTP=1,? ? ③ CR = LD =1?

  其它的一般称为任意进制计数器。CTP、 CTT 分别接另二只逻辑开关 K3、K4,d. 按动单次脉冲(即输入 CP 脉冲),根据计数器的增减趋势不同,b. 计算;则找出原因。将CP接到单次脉冲的导线切断,计数器输出Q3~Q0不变 (即LED状态不变)。对 CP 脉冲实现同步计数?

  b. 其中 CP 接单次脉冲(或连续脉冲),分别接逻辑开关 K1、K2,? ? ② CR =1,2. 若用 74LS193 构成 60 进制计数器,二、实验原理和电路 所谓计数,b. 输入单次脉冲 CP,