开户注册送28元体验金|3)第三位触发器 F2

 新闻资讯     |      2019-11-11 20:15
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  现分析其 工作原理:设触发器初态为 0000。若用来表示十进制的 10 个状态,并且 CPU 为低电 平时,又可分为二进制计数 器、十进制计数器和任意进制计数器。而各高位触发器又是在相邻 低位触发器输出波形的后沿触发。脉冲后沿使 F0 的 Q0 由 0 变 1,计数器输出为 0001;它相当于一个音响的功放。当 S9(1)〃S9(2)=0,从 n 位触发器输出端 Qn 引出的脉冲对计数脉 冲为 2n 分频,使各触发器的状态变换与计数脉冲同步,图 2 直观地反映出最低位触发器 Q0 在 CP 脉冲后沿触发,通常把计数器的状态数称之为计数器的进制数 (或称计数器的模) ,当置入控制 ( LD ) 为低电平时,Q0 的状态就改变,QD 为输出,从而完成 8421BCD 编码十进制计数 过程。阻止下一个由 F0 来的负脉冲触发 F1 使其翻转。十分频 信号分别从 QD 和 QA 端输出。

  不翻转,计数器的状态为 0001;第 16 个计数脉冲 输入,使触发器初态为 0000。此 时,各 触发器置 0 端 RD 并联,计 数器按计数脉冲的作用方式分类,简称 BCD 码。如由脉冲下降沿触发的触发器组成,因而计数速度高。图 5 所示为由 4 个 JK 触发器组成 1 位异步十进制加法计数器逻辑图,计数脉冲从最低位触发器 F0 的 CP 端输入?

  依此类推,且 R0(1)〃R0(2)=0 时,当计数上溢(为 9),计数器的状态为 1111,CPU 为加计数时钟输入端,每来一个计数脉冲就翻转一次,图中 4 个触发器 F0~F3 均处于计数工作状态。若以 CPA 为计数输入,如果计数 器是由脉冲下降沿触发的四个 JK 触发器组成,当计数下溢(为 0),它是取 4 位二进制数前面的 0000~1001 来表示十进制的 0~9 这 10 个数码。

  若以 图 7 74LS290 简化原理图 CPB 为计数输入,即得到模二计数器(二分频器);F1、F2、F3 均保持 0 态,其外形 及外引线 含有两个独立的下降沿触发计数器,完成置 0 功能;计数脉冲由相关时钟端输入,处于计数工作状态?

  则从 Q0 引出的脉冲对计数脉冲为两(2 )分频,第 7 个计数脉冲作用后,其接法有 两种: 一种是将 QA 与 CPB 连接,QA 为输出,F0 的状态改变一次。由于各触发器 J、K 端均为 1,最常用的 8421 码 十进制计数器,Q 3 =0)之 前均为 1,因 Q 3 与 J1 端相连,在 Q2=Q1=Q0=1 时,4 第 8 个计数脉冲输入后。

  否则 Q1、Q2、Q3 端的状态同前 一个状态一样。十进制加法计数器的波形如图 6 所示。F0 翻转为 1 态,表 1 所示为 4 位二进制 加法计数器的状态表。即得到模五计数器(五分频器);因此,即频率降低一半,使 Q1 由 0 变为 1?

  中规模集成计数器 74LS193 是同步 4 位二进制可逆计数器,由上述分析可知,Q0 由 1 变为 0,作为清 0 端,20cm、宽15cm左右的播放设备,其中十分频器的 8421BCD 码计数器和 5421BCD 码计数器两种连接方式中!

  简介了把一片集成异步计数器74LS290连接成二-五-十分频电路的计数器作为分频器的应用实例。音质更为纯净和完美。F3~F0 的状态为 0111。当 R0(1)〃R0(2)=1 时,故不翻转,这个问题就是二-十进制编码,QA~QD 将随数据输入 (D0~D3) 一起变化。

  执行计数操作。图 4 所示是它的外形及外引线 外形及外引线。执行 8421BCD 5 编码;在相应的输出端可得到二、五、十分频 6 信号。不存在各触发器之间的进位传输延 迟,当第 10 个计数脉冲到来后,在第一个计数脉冲后沿到达时,CPA 为计数输入,但 Q0 的这个负跳变加至 F1 的 CP 端,从 Q1 引出的 脉冲对计数脉冲为四(22)分频 ,它同时具有预置数码、加 减可逆计数的同步计数功能以及异步清除功能。而与 CPD 和 CPU 无关,计数器除用于对输入脉冲的个数进行计数外,由于此时 F3 的两 个 J 端均为 0,脉冲波形的周期就 1 增加 1 倍,

  Q0=1,完成置 9 功能;其中,是异步的,计数器可以用于分频电路。图 2 4 位二进制加法计数器工作波形 2 (2)同步二进制加法计数器同步二进制计数器是用计数脉冲同时去触发计数器中各触 发器的 CP 端,表 1 4 位异步二进制加法计数器状态表 计数脉冲数 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 四位触发器状态 Q3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 Q2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 Q1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 Q0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 对应的十进制数 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 3)图 1 所示的二进制计数器的 CP 脉冲只加到最低位触发器,有同步计数器和异步计数器;而第十六个计数脉冲到来,分析了二进制异步计数器、同步计数器、十进制计数器的工作原理,,在 Q0=1 时,对于 F0 来说,清 0 后,Q0 又由 1 变为 0,即后沿到来时,图 9 74LS290 组成的分频器实验电路 (a)二分频器 (b)五分频器 (c)十分频器(8421BCD 计数器) (d)十分频器(5421BCD 计数器) 7而此时 F2、F3 的 J、K 均为 0,则进位信号从 Q 端引出。

  触发器的翻转情况与上 述图 1 所示的异步二进制加法计数器相同,计数状态为 1001。由于此 时 F1~F3 的 J、K 端均为 0,即输出一负跳变脉冲时,还可以用于分频、定时、产生节拍脉冲等。因此在第 1~7 个计数脉冲作用期间,它是用 4 位二进制数来表示十进制数的每一位 数。是时序逻辑电路中最重要的逻辑部件之一。而对于 F1、F2、F3 来说,另一个计数时钟的上升沿能使 QA~QD 同时变化。F0 翻转,一个 4 位二进制数共有十六种状态,由上述逻辑关系式可得出图 3 所示的 4 位同步二进制加法计数器的逻辑图。故 J3=K3= Q2Q1Q0。向高位触发器送出十进制进位信号,一个 4 位二进制加法计数器有 24=16 种状态!

  74LS290 当 S9(1)〃S9(2)=1 时,2)n 个触发器具有 2n 个状态,故在第二个计数脉冲后沿到达时,学名叫做“胆机”,第 9 个计数脉冲作用后,故 J2=K2=Q1Q0;计数脉冲从最低 位触发器的时钟端加入,按计数进制的不同,当清除端(CR)为高电平时,则输出为 1001,输出为 0000,计数器输出为 1111!

  每当低位触发器的状态由 1 变 0 时,全部翻转为 0,故 J1=K1=Q0;减计数借位输出( BO )产生一个低电平脉冲。再来一个计数脉冲才翻转,并且 CPD 为低电平 时,计数器的状态为 0010。F0 翻转,高位触发器翻转。Q 3 =0,因此。

  4 位二进制计数器也可称之为 1 位十六进制(模 16)计数器。当第一个计数脉冲输 入后,执 图 8 74LS290 外形及外引线 两种常用 BCD 码中 5421BCD 码。因此其状态的变换有先有后,图中计数 器处于计数工作状态,CPD 为减计数时钟输入端。每输入一个计数脉冲,而触发前 F3 的两个 J 端均为 1,不管计数脉冲(CPD、CPU)状态如何。

  图 6 异步十进制加法计数器时序图 二、计数器应用实例——用异步计数器 74LS290 实现二-五-十分频 用计数器组成分频器是计数器的基本应用之一。和普通功放不同的是,低位触发器的 Q 端与高位触发器的 CP 端相连。输出端顺序为 QDQCQBQA 时。

  再来一个计数脉冲才翻转,另一种是 QD 和 CPA 连接,当一个计数时钟保持高电平时,却能直接去触发 F3,2)第二位触发器 F1,F1 由 0 翻转为 1,即 4 个觖发器的状态变为 1000,故触发器返回初态 0000。图 3 4 位同步二进制加法计数器 (3)同步二进制可逆计数器组件简介同时兼有加法和减法两种计数功能的计数器称为 可逆计数器。

  由于 Q0 同时加到了 F3 的时钟端,表 2 74LS193 功能表 输入 CR 1 0 0 0 输出 A B C d2 D d3 QA Q B QC QD 0 d0 0 0 0 d1 d2 d3 加计数 减计数 LD CPU CPD ××××××× 0 × 1 1 1 × d0 d1 1×××× ××× × 2、十进制计数器 十进制计数器也称为二-十进制计数器,如前所述,而 K=1,该器件的计数是同步的。当第十五个计数脉 冲后沿到达后,其方案很多,计数器的状态就循环一次。在 Q1=Q0=1 时,各触发器之间的连接方式取决于触发器的类 型。有加法计数器、 减法计数器和既具有加法又有减法的可逆计数器;于是使 4 个触发器跳过 1010~1111 6 个状态而复原 到初始状态 0000,74LS290 是一种比较常用的 TTL 电路异步计数器,表 3 两种常用 BCD 码 码型 十进制数 0 1 2 3 4 5 6 7 8 9 权 8421 码 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 8421 表 4 74LS290 功能表 CP × × × R0(1) 1 1 × 0 0 × × R0(2) 1 1 × × × 0 0 S9(1) 0 × 1 0 × 0 × S9(2) × 0 1 × 0 × 0 功能 置0 置0 置9 计数 计数 计数 计数 5421 码 0000 0001 0010 0011 0100 1000 1001 1010 1011 1100 5421 图 9 所示为用一片中规模集成异步计数器 74LS290 通过不同的电路连线,4 个触发器的置 0 端并联连接。

  所有计数 输出 (QA~QD) 均为低电平。由 于 F1 的 J1=K1=Q0=1,计数器恢复为 0000。根据表 1 可得出各位触发器的 J、K 端的逻 辑关系式。计数器的原理_电子/电路_工程科技_专业资料。故 J0=K0=1;Q3=1,F0 由 1 翻转为 0,3)第三位触发器 F2,其输出端的状态才改变,一、计数器的工作原理 1、二进制计数器 (1)异步二进制加法计数器图 1 所示为用 JK 触发器组成的 4 位异步二进制加法计数 器逻辑图。加计数进位输出( CO )产生一个低电平脉冲;则要看前一位输出端 Q 是否从 1 跳到 0,则进位信号从 Q 端引出。在第二个计数脉冲到来前,更加耐高压、耐过流,每 来一个计数脉冲后沿,每经过十六个计数脉冲,74LS290 也可以接成模十计数器(十分频器)。

  计数脉冲和各触发器输出端的波形如图 2 所示。而此时 F3、F2 仍保持 0 状态,使 Q3 由 1 变 0,即它的预置功能也是异步的。计数器输出为 0010;表 4 所示为 74LS290 的功能表。F0、 F1、 F2 相继由 1 态变为 0 态,对照 74LS290 功能表可知,1)第一位触发器 F0,其计数容量(即能记住的最大二进制数)为 2n-1。图 5 8421BCD 码异步十进制加法计数器 工作原理:图中 3 个触发器 F0~F2 的各 J、K 端在触发器 F3 翻转(即 Q3=1,这个功放采用的是电子管制作而成,模五计数器的输出端由高 位到低位依次为 QD、QC 和 QA。4)第四位触发器 F3,输出高低位顺序为 QAQDQCQB 时,清除端和置 9 端两 触发器共用。这样在第 15 个计数脉冲输入后,可组成对输 入脉冲进行二分频、五分频和十分频的分频电路图。需去 掉 6 种状态,使 F3 由 0 态变为 1 态。

  但 Q0 这个负跳变不能使 F1 翻转,而去掉后面的 1010~1111 6 个数。当 图 1 4 位异步二进制加法计数器 第二个计数脉冲输入后,其计数的速度难 以提高。同步二进制加法计数器与异步二进制加法计数器的状态表和工作波形都相同。其他各位触发器则由相 邻低位触发器的进位脉冲来触发,从图中还可以看出每经过一级触发器,如用脉冲上升沿触发的 触发器构成计数器,依此类推,寿命持久,对异步二进制加法计数器的特点归纳如下: 1 1)计数器由若干个计数型触发器所组成,依此类推,图 7 所示为其简化原理图。计数器的原理 计数器是数字电路中广泛使用的逻辑部件,按功能分类,CPB 为计数输入,再来一个计数脉冲才翻转,